基于FPGA的有限状态机浅析。基于FPGA的星星状态机浅析。

  前言:状态机大法好,状态机几乎可以实现所有时序逻辑电路。

  前言:状态机大法好,状态机几乎可兑现一体时序逻辑电路。

片状态机(Finite State Machine,
FSM),根据状态机的出口是否以及输入有关,可分为Moore型状态机和Mealy型状态机。Moore型状态机输出仅仅与现态有关与Mealy型状态机不仅同现态有关,也和输入有关,所以会惨遭输入的扰乱,可能会见时有发生毛刺(Glith)的景象,所以我们便以的是Moore型状态机。

有限状态机(Finite State Machine,
FSM),根据状态机的输出是否以及输入有关,可分为Moore型状态机和Mealy型状态机。Moore型状态机输出仅仅与现态有关与Mealy型状态机不仅同现态有关,也跟输入有关,所以会见遭受输入的烦扰,可能会见生毛刺(Glith)的情景,所以我们通常采取的凡Moore型状态机。

        
状态机的编码,二前行制编码(Binary),格雷码编码(Gray-code),独热码(One-hot)。不同之编码方式是预防在状态转移中产生突变,使得状态转移更为稳定,系统更加可靠,但是日常情况下我们直接动用的是二进制进行编码,除非系统对稳定与状态编码有特殊要求。

        
状态机的编码,二前进制编码(Binary),格雷码编码(Gray-code),独热码(One-hot)。不同的编码方式是预防以状态转移中来剧变,使得状态转移更为稳定,系统更加可靠,但是日常状态下我们直接采用的是二进制进行编码,除非系统针对平安与状态编码有特殊要求。

         状态机的叙说,一段式、二段式、三段式。

         状态机的描述,一段式、二段式、三段式。

一段式状态机,将成逻辑与时序逻辑混合在一起,这样的写法对于逻辑简单的状态机来说还是得利用的,但是对于复杂的逻辑就是非引进了,如果状态复杂呢会见好出错,而且一个always块被信号太多啊非便宜保护与改动。

一段式状态机,将组成逻辑和时序逻辑混合在一起,这样的写法对于逻辑简单的状态机来说还是得以行使的,但是对于复杂的逻辑就是未推荐了,如果状态复杂呢会善出错,而且一个always块被信号太多吗不便利保护与改动。

 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM one segment
 6 reg     [3:0]    state;
 7 always @(posedge clk or negedge rst_n)begin
 8     if(!rst_n)
 9         state <= S0;
10     else begin
11         case(state)
12         S0:
13         S1:
14         S2:
15         .
16         .
17         .
18         default:
19         endcase 
20     end
21 end
 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM one segment
 6 reg     [3:0]    state;
 7 always @(posedge clk or negedge rst_n)begin
 8     if(!rst_n)
 9         state <= S0;
10     else begin
11         case(state)
12         S0:
13         S1:
14         S2:
15         .
16         .
17         .
18         default:
19         endcase 
20     end
21 end

少段式状态机也是同一栽常用的写法,它把做逻辑与时序逻辑区分出,第一截负责状态的更换,第二段落是成逻辑赋值,但是这种写法的弱项是,组合逻辑较易发生毛刺等周边问题,关于做逻辑较容易有毛刺原因,下文会提到。

片段式状态机也是同等种植常用的写法,它将做逻辑与时序逻辑区分出,第一段子负责状态的变,第二截是整合逻辑赋值,但是这种写法的缺点是,组合逻辑较易有毛刺等周边问题,关于做逻辑较易产生毛刺原因,下文会提到。

 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM two segment
 6 reg     [3:0]    pre_state;
 7 reg     [3:0]    next_state;
 8 //--------------------------------------
 9 //FSM one
10 always @(posedge clk or negedge rst_n)begin
11     if(!rst_n)
12         pre_state <= S0;
13     else 
14         pre_state <= next_state;
15 end
16 
17 //FSM two
18 always    @(*)begin
19     case(pre_state)
20     S0:
21     S1:
22     S2:
23     .
24     .
25     .
26     default:;
27     endcase
28 
29 end
 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM two segment
 6 reg     [3:0]    pre_state;
 7 reg     [3:0]    next_state;
 8 //--------------------------------------
 9 //FSM one
10 always @(posedge clk or negedge rst_n)begin
11     if(!rst_n)
12         pre_state <= S0;
13     else 
14         pre_state <= next_state;
15 end
16 
17 //FSM two
18 always    @(*)begin
19     case(pre_state)
20     S0:
21     S1:
22     S2:
23     .
24     .
25     .
26     default:;
27     endcase
28 
29 end

三段式状态机就好比较好的解决一段落二段子的欠缺,我耶是比推荐的写法,第一段落用时序逻辑负责状态转移,第二段子组合逻辑负责数据赋值,第三段时序逻辑负责输出,代码层次分明,容易保障,时序逻辑的出口解决了两段式写法被结成逻辑的毛刺问题。但是资源消耗会多一些,此外,三段式从输入到输出会比一段式和二段式延迟一个时钟周期。在挥洒状态机的时刻,一定要事先规划好状态转移图,将具有的状态还考虑到,避免状态上死循环,或者过到偏离态。

三段式状态机就可比好之化解一段二段落的阙如,我啊是于推荐的写法,第一段以时序逻辑负责状态转移,第二段落组合逻辑负责数据赋值,第三截时序逻辑负责输出,代码层次分明,容易保障,时序逻辑的出口解决了两段式写法被结成逻辑的毛刺问题。但是资源消耗会多有,此外,三段式从输入到输出会比一段式和二段式延迟一个时钟周期。在挥洒状态机的早晚,一定要是优先设计好状态转移图,将装有的状态都考虑到,避免状态进入死循环,或者超越到偏离态。

 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM three segment
 6 //--------------------------------------
 7 //FSM one
 8 always @(posedge clk or negedge rst_n)begin
 9     if(!rst_n)
10         pre_state <= S0;
11     else 
12         pre_state <= next_state;
13 end
14 
15 //FSM two
16 always    @(*)begin
17     case(pre_state)
18     S0:
19     S1:
20     S2:
21     .
22     .
23     .
24     default:;
25     endcase
26 end
27 
28 //FSM three
29 always    @(posedge clk or negedge rst_n)begin
30     if(!rst_n)
31         dout <= 'b0;
32     else begin
33         case(pre_state)
34         S0:    
35         S1:
36         S2:
37         .
38         .
39         .
40         default:;
41         endcase
42     end
43 end
 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM three segment
 6 //--------------------------------------
 7 //FSM one
 8 always @(posedge clk or negedge rst_n)begin
 9     if(!rst_n)
10         pre_state <= S0;
11     else 
12         pre_state <= next_state;
13 end
14 
15 //FSM two
16 always    @(*)begin
17     case(pre_state)
18     S0:
19     S1:
20     S2:
21     .
22     .
23     .
24     default:;
25     endcase
26 end
27 
28 //FSM three
29 always    @(posedge clk or negedge rst_n)begin
30     if(!rst_n)
31         dout <= 'b0;
32     else begin
33         case(pre_state)
34         S0:    
35         S1:
36         S2:
37         .
38         .
39         .
40         default:;
41         endcase
42     end
43 end

        
如下图,我经过一个实例来证明一下状态机的运用。下面是一个班检测状态转移图,检测是的如果1101者行列,我们受这班的检测序列是11101
1101顿时等同拧数据。在是行列检测器中,我们允许采取更位。也就是说,前一个“1101”最后一员的1好看做后一个“1101”序列的起始位。如果无同意再次为位,只待将S4到S2的转移替换成S4到S1即可。

        
如下图,我透过一个实例来证实一下状态机的应用。下面是一个行检测状态转移图,检测是的如1101斯班,我们吃这队的检测序列是11101
1101立马等同拧数据。在斯行列检测器中,我们允许用更位。也就是说,前一个“1101”最后一各类的1好看成后一个“1101”序列的起始位。如果无允再次为位,只待以S4到S2的转换替换成S4暨S1即可。

澳门1495 1

澳门1495 2

        
首先,从出口状态S0开始检测,当S0检测到1时逾到S1,否则跳回S0,S1检测到1态跳到S2,否则跳回S0,S2检测到0状态跳到S3,否则还停在S2状态,因为此处我们的检测序列允许再复位,所以S1检测及之1同S2检测到之1保存,不放弃作为一下组1101之前方少号,所以特待继续检测下同样各类数据即可。S3、S4的状态同样次等接近推。这里选出着只例子是为了求证状态机的状态跳转,在我们实际的宏图着这种景象吧是碰头碰到的。

        
首先,从输出状态S0开始检测,当S0检测到1时越到S1,否则跳回S0,S1检测到1状态跳到S2,否则跳回S0,S2检测到0状态跳到S3,否则还待在S2状态,因为此我们的检测序列允许再复位,所以S1检测及之1暨S2检测到的1封存,不放弃作为一下组1101的前少各,所以就待后续检测下一致员数据即可。S3、S4的状态一样不良接近推。这里选出着个例证是以证明状态机的状态跳转,在咱们实在的筹划中这种景象也是会见遇上的。

        
在应用状态机来描述时序电路的时,首先应做的凡画来状态转移图,然后因状态跳转来描述代码,最后就是会事半功倍。这段序列检测的代码我为粘出来。当然就才是排检测的一个使了,我前吧说了状态机机会好实现任何的时序电路。如果您赶上实在糟糕解决的规划,那么这时节,你就得考虑一下使用状态机了。

        
在动状态机来描述时序电路的时段,首先应该举行的凡打生状态转移图,然后根据状态跳转来叙述代码,最后就会事半功倍。这段序列检测的代码我啊贴出。当然就只有是班检测的一个采用了,我面前为说了状态机机会可实现所有的时序电路。如果您遇上实在糟糕解决之设计,那么是时候,你便可考虑一下使用状态机了。

 1 module state(
 2     input                 mclk, 
 3     input                rst_n,
 4     input                din,
 5     output     reg         dout;
 6     );
 7      
 8 parameter         s0 = 3'b000,
 9                 s1 = 3'b001,
10                 s2 = 3'b010,
11                 s3 = 3'b011,
12                 s4 = 3'b100;//状态
13 //此为三段式状态机,还有一段式状态机,二段式状态机            
14 reg [2:0] present_state, next_state;
15 //用摩尔状态机设计1011序列检测器
16 //状态寄存器
17 always @(posedge mclk or negedge rst_n)
18 begin
19     if(!rst_n)
20         present_state <= s0;
21     else 
22         present_state <= next_state;
23 end
24 
25 //状态转换模块
26 always @(*)
27 begin
28     case(present_state)
29     s0: if(din==1)
30             next_state = s1;
31          else 
32             next_state = s0;
33     s1: if(din==0)
34             next_state = s2;
35         else 
36             next_state = s1;
37     s2: if(din==1)
38             next_state = s3;
39         else 
40             next_state = s0;
41     s3: if(din==1)
42             next_state = s4;
43         else 
44             next_state = s2;
45     s4: if(din==0)
46             next_state = s2;
47         else 
48             next_state = s1;
49     default: next_state = s0;
50     endcase
51 end
52 
53 always @(posedge clk or negedge rst_n)begin
54     if(!rst_n)
55         dout <= 1'b0;
56     else if(present_state ==s4)
57         dout <= 1'b1;
58     else
59         dout <= 1'b0;
60 end
61      
62
63 endmodule
 1 module state(
 2     input                 mclk, 
 3     input                rst_n,
 4     input                din,
 5     output     reg         dout;
 6     );
 7      
 8 parameter         s0 = 3'b000,
 9                 s1 = 3'b001,
10                 s2 = 3'b010,
11                 s3 = 3'b011,
12                 s4 = 3'b100;//状态
13 //此为三段式状态机,还有一段式状态机,二段式状态机            
14 reg [2:0] present_state, next_state;
15 //用摩尔状态机设计1011序列检测器
16 //状态寄存器
17 always @(posedge mclk or negedge rst_n)
18 begin
19     if(!rst_n)
20         present_state <= s0;
21     else 
22         present_state <= next_state;
23 end
24 
25 //状态转换模块
26 always @(*)
27 begin
28     case(present_state)
29     s0: if(din==1)
30             next_state = s1;
31          else 
32             next_state = s0;
33     s1: if(din==0)
34             next_state = s2;
35         else 
36             next_state = s1;
37     s2: if(din==1)
38             next_state = s3;
39         else 
40             next_state = s0;
41     s3: if(din==1)
42             next_state = s4;
43         else 
44             next_state = s2;
45     s4: if(din==0)
46             next_state = s2;
47         else 
48             next_state = s1;
49     default: next_state = s0;
50     endcase
51 end
52 
53 always @(posedge clk or negedge rst_n)begin
54     if(!rst_n)
55         dout <= 1'b0;
56     else if(present_state ==s4)
57         dout <= 1'b1;
58     else
59         dout <= 1'b0;
60 end
61      
62
63 endmodule

        
在状态机的筹划中,一段式状态机用时序逻辑,二段式状态机第一截用时先后逻辑,第二段用整合逻辑,三段式状态机第一段子用时先后逻辑,第二截用整合逻辑,第三段落用时先后逻辑。我以统筹之当儿,尝试把第二段写成时序逻辑,最终结果连无影响,时序逻辑随时钟变化,组合逻辑是一直赋值,所以于第三段落状态机进行输出时,输出结果一定是平安无事的,但是如此会克fmax。如果因此时先后逻辑的主频率过大的话,可能未设第二段组合逻辑赋值来的风平浪静,这里虽还亟需考虑到时序分析了,暂且不语。这里还欲取的是应用三段式状态机相较于同截二段式,会延迟一个钟周期输出,就是以第三段子以了时序逻辑的原因。

        
在状态机的统筹中,一段式状态机用时序逻辑,二段式状态机第一段子用时先后逻辑,第二段用结合逻辑,三段式状态机第一段落用时先后逻辑,第二截用结合逻辑,第三段用时先后逻辑。我以规划之上,尝试把第二截写成时序逻辑,最终结果连没影响,时序逻辑随时钟变化,组合逻辑是直赋值,所以在第三段状态机进行输出时,输出结果一定是政通人和之,但是这样见面克fmax。如果用时先后逻辑的主频率过强吧,可能无若第二截组合逻辑赋值来之安定,这里就是还欲考虑到时序分析了,暂且不言。这里尚待领取的凡行使三段式状态机相较受平段子二段式,会推迟一个钟周期输出,就是因第三段子用了时序逻辑的原故。

        
既然谈状态机的上,说及了咬合逻辑会产生毛刺的状况,那么这里就是顺便整理一下,为什么做逻辑会产生毛刺,组合逻辑的冒险与竞争分析。

        
既然谈状态机的时,说及了咬合逻辑会产生毛刺的气象,那么这里就顺便整理一下,为什么做逻辑会产生毛刺,组合逻辑的孤注一掷与竞争分析。

        
竞争(Competition)在结合逻辑电路中,某个输入变量通过个别久或个别长达以上之路线传至输出端,由于每条路线延迟时间不同,到达输出门的年月即有先有后,这种景象称为竞争。把未见面出错误输出的竞争之景叫做非临界竞争。把发生小的抑永久性错误输出的竞争状况称为临界竞争。

        
竞争(Competition)在成逻辑电路中,某个输入变量通过个别久或少于长达以上之路线传至输出端,由于各个条路径延迟时间不同,到达输出门的时便有先有后,这种情景称为竞争。把未见面生错误输出的竞争之光景叫做非临界竞争。把有小的抑永久性错误输出的竞争状况称为临界竞争。

铤而走险(risk)信号在器件内部通过连线与逻辑单元时,都出得之延时。延时底大大小小和连线的长度和逻辑单元的数有关,同时还让器件的打造工艺、工作电压、温度等原则的震慑。信号的轻重电平转换为待自然之连通时间。由于存在这简单方面因素,多路信号的电平值发生变化时,在信号变化之瞬间,组合逻辑的输出有先后顺序,并无是又转,往往会面世部分请勿正确的顶信号,这些极端信号称”毛刺”。如果一个整合逻辑电路中发生”毛刺”出现,就认证该电路存在冒险

铤而走险(risk)信号于器件内部通过连线与逻辑单元时,都发出早晚的延时。延时的轻重缓急以及连线的长短和逻辑单元的数有关,同时还让器件的打工艺、工作电压、温度等标准化的影响。信号的高低电平转换为需一定的连结时间。由于是就点儿方面因素,多总长信号的电平值发生变化时,在信号变化的刹那,组合逻辑的出口有先后顺序,并无是又转,往往会面世有的免得法的极信号,这些极信号称”毛刺”。如果一个重组逻辑电路中生”毛刺”出现,就证明该电路存在冒险

竞争冒险(Competition
risk)产生原因:由于延迟时间的有,当一个输入信号通过多条路线传送后还要复集结到某个门上,由于不同途径上门的级数不同,或者门电路延迟时间的出入,导致达会合点的光阴有先有后,从而发出瞬间的谬误输出。

竞争冒险(Competition
risk)产生原因:由于延迟时间的留存,当一个输入信号通过差不多漫长路线传送后还要重聚集到有门及,由于不同途径上门的级数不同,或者门电路延迟时间的距离,导致达会合点的日子有先有后,从而产生瞬间底错输出。

      
首先看下是电路,使用了零星个逻辑门,一个非门和一个及法家,本来当好状态下F的输出应该是一直平安无事的0输出,但是其实每个门电路从输入到输出是一定会起时间推移的,这个时刻一般号称电路的开关延迟。而且打工艺、门的类别还打时轻微的工艺偏差,都见面招这个开关延迟时间的变通。

      
首先看下面这个电路,使用了少数只逻辑门,一个非门和一个及法家,本来当优秀图景下F的输出应该是直平静之0输出,但是实际上每个门电路从输入到输出是一定会生工夫推迟的,这个日子通常称为电路的开关延迟。而且打工艺、门的色还打时轻的工艺偏差,都见面惹这个开关延迟时间的别。

澳门1495 3

澳门1495 4

澳门1495 5

澳门1495 6

        
实际上如果算上非门的缓的言辞,那么F最后便会出毛刺。信号由于经过不同途径传输上某平等聚合点的时空有先有后的现象,就称为竞争,由于竞争状况所招的电路输出发生瞬间错误的光景,就称为冒险,所以当计划受到我们设留心避免这景,最简便易行的免方式是尽量以时序逻辑同步输出。

        
实际上如果算上非门的缓的口舌,那么F最后便会出毛刺。信号由于由不同途径传输上某平凑合合点的光阴有先有后的景象,就叫做竞争,由于竞争状况所招的电路输出发生瞬间错误的情景,就叫做冒险,所以当筹划被我们如果注意避免这状况,最简单易行的避免方法是尽可能以时序逻辑同步输出。

     
这篇状态机和构成逻辑的铤而走险竞争就聊到这边,下次我们跟着说时先后逻辑的冒险竞争。

     
这首状态机和组成逻辑的冒险竞争就是聊至此处,下次咱们就说经常先后逻辑的孤注一掷竞争。

 

 

参考资料:百度百科,冒险竞争、《FPGA设计技术及案例开发详解》、《FPGA数字逻辑设计教程——Verilog》、《深入浅出玩转FPGA》等网络文章。

参考资料:百度百科,冒险竞争、《FPGA设计技术和案例开发详解》、《FPGA数字逻辑设计教程——Verilog》、《深入浅出玩转FPGA》等网络文章。

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